提供完整的RTL 级多FPGA 原型可视性

Certus ASIC 原型调试套件

底价范围

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主要特点和优点

  • 完整的RTL 级可视性
  • ASIC 设计单一时间相关系统视图
  • 压缩后无损耗系统级时间捕获
  • 周期精确条件捕获
  • RTL 级命名,包括复杂类型和枚举类型
  • 复杂的多态触发
  • 与FPGA 厂商CAD 流程无缝集成

概述

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Certus 设计流程

Certus ASIC 原型调试解决方案可以在RTL 级全面查看多FPGA 原型平台,改变了工程师处理ASIC 原型的方式,突破了关键瓶 颈,明显降低了全面检验复杂ASIC 设计的成本和时间。

对于您的复杂调试挑战,Certus是一种灵活的、经过验证的解 决方案。Certus可以用于所有高端Xilinx或Altera FPGAs及各 种现有的FPGA 原型电路板上,而不管特定ASIC 设计采用什 么I/O 或FPGA 拓扑。Certus 不要求专用I/O、连接器或FPGA 拓扑。简单的JTAG 连接可以在多个FPGA 中实现完全同步调 试。

Certus Implementor

简便易用的Certus Implementor工具采用高级专有算法,帮助 您选择关心的数千个信号,实现全面洞察力。所有修改都在 RTL 级完成,通过Xilinx、Altera、Mentor 或Synopsys 工具流 程无缝工作。

在一个多FPGA系统中,设计分区前后都可以使用Implementor。

Certus Analyzer

在检验过程中,捕获探头通过JTAG端口由Certus Analyzer工 具管理。复杂触发设置容易。Certus Analyzer还获取高度压缩 的捕获数据,采用专有算法,重建内部芯片数据,把来自不同 时域和FPGA 的捕获数据再合成到一个视图中。

特点

整体特点

特点说明
操作系统支持

Ubuntu 9 (32 位和64 位)

Ubuntu 10 (32 位和64 位)

Red Hat Enterprise Linux 4 (32 位和64 位)

Red Hat Enterprise Linux 5 (32 位和64 位)

SUSE Linux Enterprise 11 (32 位和64 位)

Windows XP (32 位和64 位) – 仅适用于 Analyzer

Windows 7 (32 位和64 位)- 仅适用于Analyzer

语言支持

IEEE 1076-1993/1987 (VHDL)

IEEE 1800-2009 (SystemVerilog)

IEEE 1364-2001 (Verilog)

上述几项的"混合语言"组合

目标FPGA

特点说明
JTAG 探头

Altera USB-Blaster

所有Xilinx JTAG 探头(必须安装Xilinx Impact 12.4 或更高版本)

Amontec JTAGKey, JTAGKey2

JTAG TAP 接口

Altera TAP

Xilinx Virtex-4, Virtex-5, Virtex-6, Virtex-7,

Spartan-3,Spartan-6, Kintex-7 TAPs

泰克提供的JTAG TAP

FPGA 合成工具/ 流程

Mentor Precision (2010a 或更高版本)

Synopsys Synplify (2010.09 或更高版本)

Xilinx ISE (12.4 或更高版本)

Altera Quartus (11.0 或更高版本)

仪器

特点说明
整体特点

- 存储前在比特级和字级压缩轨迹数据(每 个捕获站独立),潜在压缩率>1000 倍

- 所有捕获站之间站间交叉触发,包括在 多个FPGA 之间交叉触发

- 外部触发输入/ 触发输出- 要求两个专 用FPGA I/O 引脚

每个FPGA 独立捕获站数量1 - 255
每个JTAG 链中仪器化FPGA 数量1 - 63
捕获站宽度(每个捕获站可以配置)16, 32, 64, 128, 256, 512, 1024
捕获站存储RAM容量(每个捕获站可以配置)1 Kbits - 8 Mbits
捕获站最大工作频率(在Virtex-5FPGA 上测量)最高150 MHz
任意信号任何时间比特级信号选择每个捕获站最多64K 信号
支持轻型捕获场景的灵活的仪器化选项

LUT 利用率公式:

LUT 成本(在Virtex-6 上测量) = 1500 + 3000(m/128) + 1n

m = 同时观测最大数量

n = 可以观测的信号总数

Implementor

特点说明
整体特点

- VHDL、Verilog 和SystemVerilog 在仪器 化过程中RTL 级命名

- 在仪器化过程中自动发现时钟

- 在仪器化过程中把观测到的信号自动分配给时钟捕获站

- 同等信号识别(防止冗余RTL 结构再仪器化)

- Implementor信号选择过程中分级信号浏览

- Implementor基于GUI或TCL的批处理模式

- Implementor项目文件,高效再仪器化现有 的RTL

- "原位" 修改原始设计RTL,影响最小

- 对未知模块自动进行黑箱操作

- 模块制作前进行用户控制的黑箱操作(提高 运行时性能)

可仪器化RTL建设

输入端口

输出端口

顺序单元

综合信号

多维阵列基本单元(所有语言)

复杂数据和接口基本单元(VHDL 和 SystemVerilog)

枚举类型 (VHDL 和System Verilog)

OptiRank (设计级或码组级)

状态机识别输出端口

关键节点识别

关键节点排名

在仪器化过程中自动选择信号(在任何设计层级)

所有输入

所有输出

所有触发器

所有状态位

在Implementor中从现有格式导入信号选择

Verdi 会话文件

DVE 会话文件

纯文本

XML

Analyzer

特点说明
整体特点

- 对跨越多个时钟域和FPGA 的捕获站数据 实现时间相关(来自所有仪器的单一相干波形 视图)

- Analyzer基于GUI或基于命令的批处理模式

- Analyzer项目支持不受限制的命名配置,存 储信号选择和触发

- 生成VCD文件,使用行业标准波形查看程序 查看波形

- 用户可以配置从Analyzer窗口自动启动波形 查看程序

- 分析和数据演示RTL 级命名

- Analyzer 信号选择过程中分级浏览信号

- 根据每个工作站自动进行实时频率检测

识别时间的条件捕获

连续模式

窗口模式

多状态触发每台捕获站最多两种状态
基于总线的触发最高为捕获站宽度
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