提供基于FPGA 的系统芯片观测能力

Corus 验证套件

底价范围

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主要特点和优点

  • 超宽数据捕获宽度,支持全面压缩,优化深度
  • 跨越多个时钟域和多个FPGA 的时间相关视图
  • 任何观测的信号、任何时间,避免频繁的FPGA 再合成
  • 测试设备和调试软件,复杂触发和交叉触发
  • 在FPGA 中快速简便地插入捕获探头

产品技术资料

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Corus 设计流程

想象一下,如果您能看到所有系统的时间相关视图,而不只是串行I/O、总线和软件代码,而是包括FPGA 内部单元,那么FPGA 系统验证和调试速度可以提高多少! Corus FPGA 系统验证套件在设计阶段提前解决这些局限性,恢复内部洞察力。Corus 实现了真正的设计洞察力。

嵌入式仪器对设计洞察力至关重要。嵌入式仪器必须:

  • 与技术一起扩容
  • 利用把复杂性推动到系统中的同一趋势
  • 在FPGA 内部快速运行
  • 能够在不同模块、设计、芯片、电路板和系统中扩充
  • 可以在开发周期及最终系统中部署

 

Corus FPGA 系统验证工具套件是理想的设计洞察力工具。
Corus:

  • 生成系统级时间相关视图
  • 可以观测大量的(数千个)信号
  • 提供“系统时间”规模的轨迹深度
  • 可以在不同FPGA 厂商和ASIC 技术中实现

 

Corus是由多种软件工具和IP组成的套件,提供了增强片上和 片下洞察力所需的一切。在设计阶段,简便易用的Implementor 工具采用先进的专有算法,帮助您在FPGA上迅速高效地设计 和实现最小的芯片上信号捕获探头。

Implementor 工具。

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Implementor 工具。

  • 自动生成基础设施
  • OptiRank 为探测推荐信号
  • 自动发现时钟
  • 从设计层级的任何一级运行
  • FPGA 资源利用率摘要
  • 同等信号识别
  • 保留RTL 源名称

 

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数据压缩支持深轨迹深度,使得系统能够以最低的FPGA 内存占 用,为周期精确细节提供时钟输入。

在验证过程中,捕获探头通过JTAG端口由Analyzer工具管理。复杂触发设置容易。Corus “任意信号、任何时间”功能避免选择信号时无休无止的再合成。得到的高度压缩的捕获数据由专有算法在片外处理,专有算法重建内部芯片数据,把来自不同时钟域和FPGA 的捕获数据再合成到一个视图中。

Corus 可以用于Xilinx、Altera 或Actel FPGA,不要求专用I/=O、连接器或FPGA拓扑。简单的JTAG连接可以在多个FPGA中实现完全同步调试.

特点

整体特点

特点说明
操作系统支持

Ubuntu 9 (32 位和64 位)

Ubuntu 10 (32 位和64 位)

Red Hat Enterprise Linux 4 (32 位和64 位)

Red Hat Enterprise Linux 5 (32 位和64 位)

SUSE Linux Enterprise 11 (32 位和64 位)

Windows XP (32位和64位)-仅适用于Analyzer

语言支持

IEEE 1076-1993/1987 (VHDL)

IEEE 1800-2009 (SystemVerilog)

IEEE 1364-2001 (Verilog)

上述几项的“混合语言”组合

目标FPGA

特点说明
JTAG 探头

Altera USB-Blaster

所有Xilinx JTAG 探头(必须安装Xilinx Impact 12.4 或更高版本)

Amontec JTAGKey, JTAGKey2

JTAG TAP 接口

Altera TAP

Xilinx Virtex-4, Virtex-5, Virtex-6, Spartan-3, Spartan-6 TAPs

Actel ProASIC UJTAG TAP

泰克提供的 JTAG TAP

FPGA 合成 工具/流程

Mentor Precision (2010a 或更高版本)

Synopsys Synplify (2010.09 或更高版本)

Xilinx ISE (12.4 或更高版本)

Altera Quartus (11.0 或更高版本)

Actel Libero SoC (10.0 或更高版本)

仪器

特点说明
整体特点

- 存储前在比特级和字级压缩轨迹数据(每个捕获站独立),潜在压缩率>1000 倍

- 任意信号选择技术及全面数据压缩功能,调试数千个信号,且只使用一个专用模块RAM

- 所有捕获站之间站间交叉触发,个FPGA 之间交叉触发

- 外部触发输入/ 触发输出-要求两个专用FPGA I/O 引脚

每个FPGA 独立捕获站数量1 - 255
每个JTAG链中仪器化FPGA 数量1 - 63
捕获站宽度(每个捕获站可以配置)16, 32, 64, 128, 256, 512, 1024
捕获站存储RAM容量(每个捕获站可以配置)1 Kbits to 8 Mbits
任意信号任何时间比特级信号选择每个捕获站最多64K 信号
支持轻型捕获场景的灵活的仪器化选项

LUT 利用率公式:

LUT 成本(在Virtex-5 上测量) ~= 1500 +

3000(m/128) + 4n

m = 同时观测最大数量

n = 可以观测的信号总数

系统

特点说明
整体特点

- VHDL、Verilog和SystemVerilog在仪器化过程中RTL 级命名

- 在仪器化过程中自动发现时钟

- 在仪器化过程中把观测到的信号自动分配给时钟捕获站

- 同等信号识别(防止冗余RTL 结构再仪器化)

- Implementor 信号选择过程中分级信号浏览

- Implementor 基于GUI 或TCL 的批处理模式

- Implementor 项目文件,高效再仪器化现有的RTL

- "原位" 修改原始设计RTL,影响最小

- 对未知模块自动进行黑箱操作

- 模块制作前进行用户控制的黑箱操作(提高运行时性能)

可仪器化RTL建设

输入端口

输出端口

顺序单元

综合信号

多维阵列基本单元(所有语言)

复杂数据和接口基本单元(VHDL和SystemVerilog)

OptiRank (设计级或码组级)

状态机识别输出端口

关键节点识别

关键节点排名

在仪器化过程中自动选择信号(在任何设计层级)

所有输入

所有输出

所有触发器

所有状态位

在Implementor中从现有格式导入信号选择

Verdi 会话文件

DVE 会话文件

纯文本

XML

分析仪

特点说明
整体特点

-对跨越多个时钟域和FPGA 的捕获站数据实现时间相关(来自所有仪器的单一相干波形视图)

- Analyzer基于GUI或基于命令的批处理模式

- Analyzer 项目支持不受限制的命名配置,存储信号选择和触发

- 生成VCD文件,使用行业标准波形查看程序查看波形

- 用户可以配置从Analyzer窗口自动启动波形查看程序

- 分析和数据演示RTL 级命名

- Analyzer 信号选择过程中分级浏览信号

- 根据每个工作站自动进行实时频率检测识别时间的条件捕获

连续模式窗口模式
本地触发最多8 个方程位
基于总线的触发最高32 位
Last Modified:
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